“硬件任务暴露了软件基准所压缩的性能差异——在 SWE-bench 上，所有模型挤在 73%到 81%的窄带内，而在 HWE-Bench 上，同样的模型从 47.7%散落至 70.7%，差距从不足 8%骤然拉大到超过 23%。”

2023 年，SWE-bench 的问世，为大语言模型在真实软件工程任务中的表现，提供了一把可量化、可复现的标尺。

两年过去，当 GPT-5.4 和 Claude Opus 在软件 Bug 修复上已逼近 80% 的解决率时，一个令人不安的疑问始终挥之不去：这些在 Python 代码库中游刃有余的 AI 智能体，面对 Verilog 的并行语义、Chisel 的元编程抽象，以及芯片验证所需的跨层级协同，究竟能走多远？

• HWE-Bench: Benchmarking LLM Agents on Real-World Hardware Bug Repair Tasks
• https://arxiv.org/pdf/2604.14709
• 1.4 万字，阅读 50 分钟，播客 20 分钟

北京大学梁云团队给出的答案，比多数人预期的更残酷，也更具启发性。他们发布的 HWE-Bench，从 OpenTitan、XiangShan、Rocket Chip 等六个明星开源芯片项目中，萃取 417 个真实历史 Bug 修复任务，构建起硬件设计领域首个仓库级、执行闭环的评测基准。 每一个任务都不是孤立的模块级习题，而是嵌入完整项目仓库的工程难题——AI 智能体需要像人类工程师一样，阅读 Bug 报告、定位故障源、跨越多层设计工件（RTL 源码、验证组件、IP 配置、构建脚本）协调修改，并通过项目的原生仿真流程才算过关。

这篇论文的核心洞察力在于：硬件调试的难度并不由代码量的绝对值决定，而是由项目范围（Project Scope）和 Bug 类型分布（Bug-Type Distribution）共同塑造。 一个 4.7 万行代码的 Rocket Chip，其修复难度与 150 万行的 OpenTitan 并驾齐驱，因为前者的 Bug 高度集中于配置与集成类错误——这类错误的表征往往指向与根因完全不同的模块，这正是当前 LLM 最脆弱的能力边界。

实验数据描绘出一幅层次分明的能力图谱。

• 最强智能体 GPT-5.4 xhigh 拿下 70.7% 的整体修复率，在 Ibex、CVA6 等中小核心上突破 90%，但在 OpenTitan 和 XiangShan 这类 SoC 级项目上骤降至 65% 以下。
• 更值得警惕的是，417 个任务中有 45 个成为所有模型的“死亡地带”，无一攻克。
• 失败分析直指当前 AI 硬件能力的三大命门： 故障定位偏差（把症状当病因）、硬件语义推理缺失（修得了语法改不对状态机）、以及跨工件协同断裂（修完 RTL 忘了更新 HJSON 配置描述）。

HWE-Bench 的意义远不止于一张排行榜。

它为 AI 辅助硬件设计（Electronic Design Automation，即电子设计自动化）的研究确立了一个真正贴近工程现实的战场，也让业界第一次看清： 从“会写 Verilog”到“能修芯片 Bug”，中间横亘的不是算力，而是 对并发硬件语义的深度理解与跨抽象层级的因果推理能力。

一、从模块生成到仓库级调试：硬件评测的范式跃迁

硬件评测基准的发展历程，实际上记录了人工智能从“能够编写代码”到“能够修复项目”的能力进化轨迹。从2019年至今，这一领域的重心已经悄然发生了转向。

1.1 基准演进的三次跃迁

要真正理解HWE-Bench的突破性，首先需要看清它打破的传统坐标系。表1清晰地展示了这条演进脉络。

表1：硬件与软件工程基准对照表。VerilogEval、RTLM等早期基准聚焦于从自然语言规范生成独立模块，验证方式为隔离仿真；CVDP虽扩展了任务类型（加入验证、调试和Agent交互），但任务仍以独立设计问题形式存在，不要求智能体在完整仓库中导航或调用原生验证流程；SWE-bench系列首次在软件领域实现了仓库级、执行闭环的评测范式。HWE-Bench将这一范式迁移至硬件领域，但面临着根本不同的基础设施挑战：异构EDA工具链和非标准化的验证流程。

这张表的纵向维度揭示了一个长期被忽视的断层：传统硬件基准的“组件级”（Component-level）设计，与实际工程中的“仓库级”（Repository-level）实践之间存在着巨大的鸿沟。

• VerilogEval评估的是“给定规格书编写模块”
• RTLM考察的是“从描述生成RTL代码”
• CVDP虽然引入了验证和调试任务，但依然停留在隔离层面

智能体面对的是一个经过裁剪的问题描述和有限的代码片段，仿佛戴着镣铐解题，而镣铐的另一端并未连接到真实的项目构建系统上。

HWE-Bench的核心设计理念直接对标SWE-bench范式：智能体接收一份自然语言描述的Bug报告以及完整的项目仓库快照，通过文件读取、代码编辑、Shell命令执行等工具与环境进行交互，最终产出补丁，并在容器化环境中通过项目的原生仿真套件进行验证。 这个看似简单的范式转换，在硬件领域却意味着需要直面三个棘手的工程挑战。

1.2 硬件评测的三重门槛

• 第一重门槛：开源硬件项目的稀缺性。 论文中披露了一组令人震惊的对比数据：在标准代码语料库中，Verilog和SystemVerilog的文件数量仅为Python的百分之一到千分之一。能够满足“400+ Pull Request、100+ GitHub Stars、活跃维护”筛选条件的候选仓库极为稀少，最终入选的六个项目——OpenTitan、Caliptra、XiangShan、Ibex、CVA6、Rocket Chip——几乎代表了整个开源硬件设计的最高水准和最大多样性。

• 第二重门槛：验证工具链的异构性。 软件基准可以依赖pytest或JUnit这类标准化的测试框架，而硬件验证的生态系统则如同一座巴别塔：OpenTitan依赖Synopsys VCS和UVM验证方法学，其余五个项目使用开源的Verilator模拟器。这意味着每一个仓库都需要定制化的测试脚本生成逻辑和环境配置，实现“一键运行”的通用化方案是不可能的。 论文通过定义统一的测试脚本模板，并结合仓库特定的工具链指南， 利用LLM智能体半自动地生成每个实例的验证环境——这种“自动化为骨架、人工审查为保险”的策略，是构建可复现硬件基准的关键工程创新。

• 第三重门槛：Bug修复的跨工件耦合性。 软件Bug的修复通常局限于源码文件层面，而硬件Bug的修复常常需要在RTL设计、HJSON配置描述、自动生成的镜像文件、验证测试平台之间进行同步修改。这也是为什么图3中 HWE-Bench的补丁分布呈现出独特的“中尺度、多文件”特征 ——既不像SWE-bench Verified那样以单文件小修改为主，也不像SWE-bench Pro那样被少数超大补丁主导。

图3：HWE-Bench与SWE-bench Verified、Pro的真实补丁分布对比，从修改行数、修改文件数维度对比三类基准，HWE-Bench补丁以跨文件中型修改为主，区别于SWE-bench Verified的单文件小补丁与Pro的超大补丁。这完全契合硬件开发中缺陷修复常跨RTL、配置、验证组件的特性，反映硬件任务需跨组件协同推理。该分布特征让HWE-Bench更贴合真实硬件工程，能有效区分代理的跨文件协调与硬件语义理解能力，显著提升基准判别力。

二、HWE-Bench的构建哲学：自动化为矛，审慎为盾

基准构建本身是一门实验科学。HWE-Bench的流水线设计体现了从三万次Pull Request中筛选417颗金子的严格克制。

2.1 全流水线设计：从PR洪水到417个精炼实例

图2描绘了一条从GitHub原始数据到容器化评测实例的完整产线，其设计理念值得逐段拆解。

图2：HWE-Bench的构建流水线。从仓库选择、PR收集与过滤、测试生成与验证，流程通过规模+语义过滤筛选真实硬件缺陷，自动化生成测试脚本并打包Docker环境，大幅降低硬件基准构建的人工成本。该pipeline解决硬件基准验证环境异构、缺陷筛选难的行业痛点，从3万+PR中高效产出417个验证实例，流水线设计兼顾自动化效率与人工审查的严谨性，核心过滤逻辑由LLM分类Agent和自动可行性评分驱动，为后续硬件仓库级基准的快速拓展提供可复用的工程化方案。

PR收集与过滤是整个流水线中最具硬件特色的环节。论文团队从六个仓库共计超过30,000个Pull Request出发，首先保留那些已合并入主分支且关联至少一个GitHub Issue的候选——这一策略与SWE-bench的做法一致，确保每个任务都有明确的、被项目维护者认可的问题定义。

硬件仓库的特殊挑战：剔除无关的“基建噪音”

与软件基准不同，硬件仓库面临一个独特的难题：大量合并的 Pull Request (PR) 实际上与硬件调试毫无关联。诸如文档更新、CI/CD 配置调整、构建脚本修改以及 EDA 工具链升级等“开发基础设施”活动，在硬件仓库中所占的比例远高于软件仓库。为了应对这一挑战，HWE-Bench 设计了两道精细的过滤关卡。

• 第一道是规模过滤器，其目标是排除那些涉及大规模重构或新增功能的 PR。同时，它需要保留硬件 Bug 修复所特有的、涉及多个文件修改的特征。
• 第二道是语义过滤器，它由一个 LLM 分类智能体驱动，能够深入分析每个 PR 的元数据和代码变更内容。该过滤器只保留真正的硬件 Bug 修复——包括 RTL 设计错误和软硬件交互错误——而将前述所有非设计类的活动彻底清除。

在完成初步筛选后，还有一个值得关注的可行性评分阶段。该阶段会从多个维度对候选 PR 进行评估，例如“作为调试挑战的代表性”、“可复现线索的强度”以及“预计仿真开销”，从而优先挑选出最适合纳入基准的实例。这个评分机制的存在本身就揭示了一个现实：并非所有历史上的 Bug 修复都适合作为评测任务。有些修复的线索过于稀疏，有些测试环境难以复现，还有些仿真耗时过长。这些问题都需要在大规模自动化筛选之后，再通过人工判断进行取舍。

2.2 测试生成与验证：FAIL-to-PASS 的严格闭环

测试脚本的质量是决定基准生命线的关键。论文采用了一个巧妙的策略：定义一套跨仓库通用的测试脚本模板（涵盖环境设置、仿真调用和 PASS/FAIL 输出解析），同时为每个仓库提供特定的工具链、验证流程与仿真约定指南。随后，由一个 LLM 智能体为每个候选 PR 生成定制化的测试脚本和环境准备脚本。当项目的原生验证基础设施能够适配模板时，直接套用；若不适用，则产出定制化的实现方案。

这样生成的测试脚本和补丁会被打包成 Docker 镜像：底层是仓库级基础镜像（包含 EDA 工具和项目依赖），上层是实例级镜像（应用了 base commit、环境补丁和测试脚本）。每个实例随后进入自动化验证阶段：首先在 base commit 上运行测试（此时必须 FAIL），然后应用 ground-truth patch 后重新运行（此时必须 PASS）。这个 FAIL-to-PASS 的双态验证，是确保测试脚本真正捕获了 Bug 修复效果的关键约束。

论文还特别强调了一个容易被忽视的细节：验证阶段必须确保测试脚本“与 ground-truth patch 的具体实现解耦”。这意味着，如果存在其他等价的修复方案，测试脚本不应将其判定为失败。这个看似简单的原则，在实践中要求测试脚本不能过度依赖特定的信号名称、模块路径或修复策略，而应基于功能正确性的高层次断言。所有通过自动验证的实例，还需要再经历一轮人工审查，以捕捉“测试碰巧通过但理由错误”或“环境配置存在微妙不可复现性”等自动检查无法覆盖的边界情况。

2.3 问题陈述生成：防止信息泄漏的艺术

论文从 SWE-bench Pro 的方法论中汲取了一条重要经验：原始 GitHub Issue 的描述往往过于非结构化或不完整，不适合直接作为智能体的输入。因此，HWE-Bench 使用一个独立的 LLM 智能体，为每个实例生成自包含的问题陈述。

但是，生成式描述的引入也带来了信息泄漏的风险——生成的文本可能在无意间暴露修复思路、特定文件路径或仿真命令，而这些信息在原始 Issue 中并不存在。为此，流水线中加入了一轮自动审查：检查生成文本是否存在上述泄漏，同时验证其语义完整性以及与测试范围的双向对齐。智能体最终接收到的是这个经过净化的问题陈述，而非原始 Issue 文本——这一设计确保了评测的公平性，也让不同模型之间的比较建立在相同的信息基础上。

三、任务全景：417 个 Bug、六种芯片、五类错误的真实战场

从 Ibex 的 32 位 RISC-V 核心到 OpenTitan 的全功能 SoC，从 Verilog 的显式并发到 Chisel 的元编程抽象，HWE-Bench 构建了一个微型但完整的硬件设计宇宙。

3.1 仓库画像：从 4.7 万行到 154 万行的复杂度阶梯

表 2 详细列出了六个仓库的关键参数。

表 2：HWE-Bench 中六个仓库的概览。LoC 统计仓库中所有代码（不含子模块）。从 Ibex（55.1 万行）到 OpenTitan（154 万行），代码量跨度达 30 倍；仿真器选择上，OpenTitan 依赖商业化的 Synopsys VCS 以支持其 UVM 验证环境，其余五个使用开源 Verilator——这一差异意味着无法获取商业许可证的用户只能在 172 个 Verilator 任务子集上进行评测。

观察这张表，有两个维度尤为关键。

• 第一是设计复杂度与验证基础设施的协同增长：
  • Ibex 和 CVA6 是中等规模、架构清晰的 RISC-V 核心，其验证流程相对简洁，Bug 修复通常不需要跨越多个子系统；
  • 而 OpenTitan 和 XiangShan 则是完整的 SoC 和乱序处理器设计，不仅代码体量庞大，更重要的是它们配备有复杂的验证方法论——OpenTitan 的 DV/UVM 体系、XiangShan 的 difftest 框架——这些基础设施本身也是智能体需要理解和操纵的对象。
• 第二是HDL 选择与设计风格的联系。
  • 四个仓库使用传统的 Verilog/SystemVerilog。
  • XiangShan 和 Rocket Chip 使用 Chisel——一种嵌入 Scala 的硬件构建 DSL，通过元编程生成 RTL。Chisel 的项目通常代码量较小（Rocket Chip 仅 4.7 万行，XiangShan 11.7 万行），但其抽象层级更高，理解 Chisel 源码不仅需要硬件语义知识，还需要对 Scala 类型系统和生成器范式有一定掌握。

3.2 Bug 分类学：当并发硬件语义遇上 LLM 的思维定式

图 4 的分类分布揭示了 HWE-Bench 中 Bug 类型的丰富光谱。

图 4：六个仓库中 Bug 类别的分布，由语义过滤器进行分类。分类法按主导失效模式将硬件 Bug 分为功能逻辑错误、规范偏离、接口/协议违反、时序/同步问题、配置/集成错误，另设少量软件/固件 Bug。逻辑错误在整体中占比最大，但接口/协议和时序类 Bug——两者均为硬件并发执行的固有现象——合计贡献了可观份额，这对缺乏周期级行为理解的 LLM 构成独特挑战。

这个分类法的设计本身就反映了硬件调试与软件调试的根本差异。

时序/同步问题在软件基准中几乎不存在，但在硬件中却是核心 Bug 来源：流水线冲刷后残留的状态、valid-ready 握手一侧更新而另一侧未同步、跨时钟域信号的亚稳态处理——这些都是硬件工程师的日常噩梦，也是 LLM 的认知盲区。

接口/协议违反则涉及总线协议、存储一致性模型、中断处理规范等与硬件架构深度绑定的语义约束。修复这类 Bug 不仅要求正确的 RTL 语法，更要求对 AXI 总线、TileLink 协议、RISC-V 特权架构等规范层面的精确理解。

配置/集成错误在 Rocket Chip 上尤为突出，占比超过 40%。这类 Bug 的表征与根因之间的映射关系最为复杂——一个在 BootROM 中观察到的时钟域问题，其修复可能需要在五个互联组件中重构控制-外设路径。这恰恰是现代复杂 SoC 设计的本质特征。

四、七模型四框架正面对决：性能数据背后的残酷真相

当 GPT-5.4 和 Claude Opus 在 SWE-bench 上难分伯仲时，HWE-Bench 的 23% 性能鸿沟宣示了一个事实：硬件设计对 LLM 能力的差异具有更强的放大效应。

4.1 整体战局：70.7% 的天花板与被拉大的性能鸿沟

下面表 3 和图 5 是这篇论文最具信息密度的数据集。

表 3：各仓库任务解析率及 patch 文件级精确度。单元格报告“解决数(百分比)”。GPT-5.4 xhigh 以 70.7% 总解析率领跑，在 CVA6 上达 97.1%；Claude Opus 4.6 以 68.1% 紧随其后，且拥有最高精确度(0.928)；开源的 GLM 5.1 以 63.1% 独自形成第二梯队；Qwen3.6 Plus、DeepSeek V3.2、Kimi K2.5 构成 50% 附近的三四梯队。文件级精确度与解析率呈正相关，但 GPT-5.4 是显著例外(最低精确度却最高解析率)，暗示其采用更激进的系统级修改策略。

先看整体解析率（Resolved Rate）——这是衡量端到端成功的唯一硬指标。GPT-5.4 xhigh 以 70.7% 登顶，领先第二名 Claude Opus 4.6（68.1%）2.6 个百分点，领先第三名 Claude Sonnet 4.6（66.7%）4 个百分点。这三者的差距不大，但观察头号模型与开源阵营的鸿沟则令人震惊：最好的开源模型 GLM 5.1（63.1%）与 GPT-5.4 之间存在 7.6 个百分点的差距，而排名末位的 Kimi K2.5（47.7%）则落后整整 23 个百分点。

对比图 5 更能说明问题的严重性。

图 5：同一组模型在三个基准上的整体解析率对比。(b)中分数来自各模型官方技术报告或发布博客；(c)中分数来自 GLM-5.1 模型卡。浅色条表示该模型无官方报告分数。在 SWE-bench Verified 上，所有模型挤在 73%-81% 的窄带内，开源与闭源差距不足 8%；转至 HWE-Bench，性能散度急剧拉大至 47.7%-70.7%，差距超过 23%。SWE-bench Pro 同样呈现出所有模型的集中分布。硬件任务系统性地暴露了软件评测所压缩的模型能力差异。

这个对比暴露出一个极为关键的启示：软件基准正在系统性地压缩模型间的真实能力差异。

• 当所有模型在 SWE-bench Verified 的 73%-81% 区间内挤作一团时，整体能力看起来似乎正在趋同；
• 但一旦切换到 HWE-Bench，原本 8 个百分点的差距瞬间拉伸至 23 个百分点。

这意味着：硬件调试所需的深层推理能力（硬件语义理解、跨时钟域因果追溯、多工件协同），恰恰是目前区分模型能力上下限的最锐利标尺。

4.2 精确度的反直觉玩家：GPT-5.4 的“脏 Patch”策略

表 3 最右侧的文件级精确度（File-Level Precision）度量了一个智能体修改的文件中真正属于 ground-truth patch 的比例。这个指标反映了故障定位的准确性。

表 3：各仓库任务解析率及 patch 文件级精确度。单元格报告“解决数(百分比)”。GPT-5.4 xhigh 以 70.7% 总解析率领跑，在 CVA6 上达 97.1%；Claude Opus 4.6 以 68.1% 紧随其后，且拥有最高精确度(0.928)；开源的 GLM 5.1 以 63.1% 独自形成第二梯队；Qwen3.6 Plus、DeepSeek V3.2、Kimi K2.5 构成 50% 附近的三四梯队。文件级精确度与解析率呈正相关，但 GPT-5.4 是显著例外(最低精确度却最高解析率)，暗示其采用更激进的系统级修改策略。

• Claude Opus 4.6 以 0.928 的精确度夺魁——这意味着它修改的文件中超过 92% 都是对的，很少“误伤”。
• Claude Sonnet 4.6（0.916）紧随其后。

这两者的高精确度与其工作模式高度相关（下文将在 4.5 节详述）：它们几乎完全依赖静态分析，很少运行编译或仿真，因此产生的 patch 极其克制。

GPT-5.4 xhigh 是一个令人困惑的反例：它以最低的精确度（0.619）拿下了最高的解析率（70.7%）。论文作者深入审查了它的 patch 和轨迹文件，发现那些“多改”的文件并非项目噪音，而是真实与修复相关的仓库组成部分——包括模板文件和自动生成镜像、DV 测试基础设施、以及语义上与修复相关联的配置文件。

GPT-5.4 似乎采用了一种系统级理解驱动的大范围修改策略：它不满足于修完报错的代码行，而是主动更新了感知到的全部相关组件。这种策略的代价是 patch 不够干净，收益是它能捕捉到那些需要跨多个工件协同修复的“硬”Bug——而这恰是其他模型最容易失败的场景。

4.3 难度阶梯：为什么 4.7 万行的 Rocket Chip 和 154 万行的 OpenTitan 一样难？

从仓库维度的解析率细看，一个反直觉的现象浮现了出来：代码量不是难度的主要决定因素。

Ibex（55.1 万行）、CVA6（40.3 万行）和 Caliptra（36.4 万行）构成了“容易”梯队，最强模型在三个仓库上分别拿下 91.4%、97.1% 和 93.8%。这几乎可以说是饱和性表现了——在结构良好、规模适中的核心设计上，当前最强 AI 已经能够胜任绝大部分 Bug 修复。

但跳到 OpenTitan（154 万行）和 Rocket Chip（4.7 万行），解析率骤降至 64.1% 和 62.5%——两者的代码规模相差 30 倍以上，难度却几乎等同。论文给出的解释是双因子的。

• 项目范围（Project Scope） 是第一因子。OpenTitan 和 XiangShan 都是完整的 SoC 平台和乱序处理器设计，Bug 修复常常涉及多模块交互和复杂的验证流程，理解一个 bug 可能需要横跨整个设计层级。相比之下，Ibex 和 CVA6 的调试范围通常被限制在核心内部，无需跨越太多子系统。

• Bug 类型分布（Bug-Type Distribution） 是第二因子，且更隐蔽。Rocket Chip 的配置/集成类 Bug 占比超 40%（对比其他仓库的 20-25%）。这类 Bug 的致命之处在于：症状的呈现位置与根因的物理位置高度不一致——一个在 BootROM 中爆发的时钟域问题，根因却埋在控制-外设路径的五层互连之中；一个看似 APB（Advanced Peripheral Bus，高级外设总线）扇出解码错误的缺陷，实际修复却是添加调试子系统的错误处理路径并收紧 APB 地址范围。依赖关键词匹配、错误日志定位、或就近修改策略的智能体（几乎所有当前 LLM），在这类 Bug 面前注定失效。

论文给出的两个具体案例极具说服力。

• 一个是 Rocket Chip 的时钟域 Bug，大多数智能体根据日志信息直奔 BootROM 模块——那是症状爆发点，而非病因所在，ground-truth 修复要求重构五个组件的互连路径。
• 另一个是 APB 扇出解码错误，所有智能体都扑向扇出逻辑反复修改，真正的修复却是在调试子系统中增加错误处理路径。

这些案例揭示的不是模型“不够聪明”，而是它们的定位策略从根子上就不匹配硬件 Bug 的因果拓扑。

五、失败的解剖学：三种致命失败与四类模型性格

从仓库维度看，Bug 分布也呈现出有意义的模式差异：

• 规范偏离在 CVA6 和 Ibex 中占主导，因为严格遵循 RISC-V ISA 规范是这类核心设计的首要正确性标准；
• 功能逻辑错误在 XiangShan 中居首，源自其乱序流水线的极端复杂度；
• OpenTitan 的 Bug 分布最为多元，反映了其作为多 IP SoC 的设计特性。

5.1 定位失败：当智能体把症状当作病因

这是最基础也最高发的一类失败。论文中用 Ibex 的非法指令报告 Bug 举例：故障的表征在控制器（controller）中——仿真日志显示控制器收到了一条非法指令并触发异常；大多数智能体因此将修改集中在该文件。然而 ground-truth 修复点却是指令预取阶段（fetch stage）——指令数据在前端被错误地转发，控制器只是按合同义务报告了它看到的问题。

在 XiangShan 的 TLB（Translation Lookaside Buffer，地址转换旁路缓冲）地址宽度 Bug 中，类似的模式再现：智能体大举修改 TLB 模块本身，真实修复却在更上游的包级（package-level）定义中，仅需一行修改。

依赖关键词匹配或错误日志就近定位的策略，在硬件调试中是系统性脆弱的 ，因为硬件系统中信号的传播方向恰好是从根因到症状——理解这层因果方向性，需要在硬件微架构层面拥有因果推理能力，而这恰恰是当前语言模型的弱项。

5.2 推理失败：语法正确 ≠ 硬件正确

即使智能体找到了正确的文件，它们产出的 patch 仍然有极高概率在硬件语义层面存在缺陷。论文归纳了几种典型的错误模式。

• 不完整的状态机转换 是最常见的子类。智能体常常在一个条件分支中更新了状态，却遗漏了相邻的对偶条件——例如流水线冲刷后，状态机跳转到正确的新状态，但没有清理所有残留字段，导致后续操作读到过期数据。
• 单向握手更新 是另一个经典陷阱。硬件设计中 valid-ready 握手机制要求两侧信号同步变化，智能体在修复驱动侧逻辑时，常常遗漏接收侧的对应更新，造成协议死锁。
• CSR/异常处理的表面修复 则暴露了对硬件控制流的不完整理解。智能体可能正确地修改了控制状态寄存器（CSR）的读写逻辑，但没有同步修复依赖该寄存器的异常向量重定向路径——从 RTL 语法看，修改是正确的；从处理器行为看，异常发生时 CPU 还是跳到了错误地址。

XiangShan 上的一个案例尤为典型：智能体准确定位了依赖检查模块（dependency-checking module），但在修复中收紧的是 sqIdx（Store Queue Index，存储队列索引）的检查谓词，而 ground-truth 修复重新定义了围绕 robIdx（Reorder Buffer Index，重排序缓冲索引）的依赖关系——前者会导致流水线在特定条件下仍然产生错误的数据转发，后者才是与乱序提交契约一致的正确语义。智能体“知道该在哪修”，但“不知道该怎么修”。

5.3 协同失败：修好 RTL 只是工作的三分之一

硬件修复的独特挑战在于，仅修对 RTL 远不够——相关的配置文件、自动生成镜像、验证组件都必须同步更新。论文以 OpenTitan 的外设寄存器接口 Bug 为例：多个智能体修复了 RTL 中的真实逻辑错误，但都遗漏了对应的 HJSON 寄存器描述文件更新和自动生成镜像的同步修改。验证测试因此依旧 FAIL——不是因为 RTL 逻辑没修对，而是因为验证环境检测到了寄存器描述与实际实现的不一致。

这种跨工件耦合 在 OpenTitan 和 Caliptra 这类拥有紧密设计-验证集成的仓库中尤其常见。在 OpenTitan 中，RTL 的寄存器接口模块通过上游的 HJSON 描述文件生成，自动生成的 DV 镜像则用于 UVM 验证。修复 RTL 中一个寄存器字段的位宽或访问属性，如果不回溯到 HJSON 描述并重新生成镜像，测试永远不会通过 。软件 Bug 修复很少遇到这种同步编辑要求——生成代码和声明式配置的同期更新，是硬件工程的特有难题。

5.4 模型性格画像：七种 AI 工程师的工作风格

作者提供了一幅生动的“模型性格”图景，其价值不亚于量化数据。

• Claude Opus/Sonnet：静读派 。两者几乎完全依赖静态分析，极少调用编译或仿真。Claude Code 框架为它们提供了极为高效的 prompt 缓存（缓存命中率 99.7%），使得这两个模型以极低的 token 消耗（Opus 平均 756K 输入 token/任务，Sonnet 714K）和工具调用（Opus 平均 20.0 次/任务，Sonnet 18.6 次）达到了与 GPT-5.4 接近的解析率。代价是它们对 Only-at-Runtime 显现的硬件语义边缘情况最为脆弱——跨模块握手的不完整、流水线冲刷后的残留状态，这些没有运行反馈很难被静态分析捕获。
• GPT-5.4 xhigh：探索狂 。平均每个任务消耗 4.2M 输入 token（Opus 的 5.5 倍）和 77.7 次工具调用（Opus 的 3.9 倍），GPT-5.4 是当之无愧的工作狂。它进行大量的 grep/shell/ls 扫描和适度的编译探测，在编辑前建立起对仓库的广泛上下文认知。它的失败很少来自努力不足，而是来自“隐藏耦合”——那些即使定位正确、上下文加载充分，仍然很容易忽略的跨模块依赖。它的 patch 虽然偏大，但仍受到有效系统级理解的引导。
• GLM 5.1：符号猎手 。在开源模型中表现惊人（63.1%，堪比 Claude Sonnet），其策略是符号驱动、窄阅读配合轻量编译检查。它的失败倾向于“定位对但抽象层错”——找到了正确的子系统，但在错误的层次操作（修了实现却遗漏了更上层的包级定义）。
• Qwen3.6 Plus：局部外科医生 。grep 先行、局部操作是它的标志。大部分失败 patch 只涉及单个文件，代表不完整的 RTL 手术而非彻底误判。但当它在复杂任务上失去信心时，会展现出“噪声尾巴”——在 OpenTitan 和 Caliptra 上产生过度宽泛的修改。
• DeepSeek V3.2：终端狂人 。它执行了所有模型中最重度的终端工作流，频繁调用编译检查，这帮助它解决了需要迭代精炼的任务。但它的 patch 是“最脏的”——包含大量机械性宽泛编辑，虽然常常触及正确的文件，却仍踩不准精确的契约边界。
• Kimi K2.5：近视症 。倾向于反复回访同一个文件和同一个抽象层，缺乏退一步审视跨模块依赖的意愿。在集成与配置类 Bug 上尤其无力。

表 4 量化了这些行为差异。

表 4：智能体行为统计（每任务均值）。Token以千(K)计。成本基于官方API定价估算。Claude系列以最低token消耗和工具调用实现高解析率，受益于99.7%的缓存命中；GPT-5.4以最高资源消耗换取最高解析率；DeepSeek V3.2以最低单任务成本(0.10美元)但高token消耗运行最频繁的终端工作流；开源模型低价token优势被高消耗量部分抵消——GLM 5.1和Qwen3.6 Plus单任务成本约0.50美元，与Claude Opus的0.51美元相当。

成本数据提供了一个令人意外的洞察：开源模型的低价 token 优势被其高消耗量严重抵消 。GLM 5.1（0.54 美元/任务）和 Qwen3.6 Plus（0.50 美元/任务）的实际单任务花费，与 Claude Opus 4.6（0.51 美元/任务）几乎持平——后者每 token 价格是开源模型的 4-10 倍，但凭借极低的 token 消耗实现了成本竞争力。 DeepSeek V3.2 以 0.10 美元/任务成为性价比之王，但其 0.865 的精确度和 52.0%的解析率也反映了“便宜”的代价：更多噪声、更低的精准度。

5.5 仓库特有的挑战画像

六、相关工作：硬件自动化评测的发展历程

从 VerilogEval 演进至 HWE-Bench，硬件评测领域完成了从“能否编写代码”到“能否修复项目”的五年蜕变。而软件领域的 SWE-bench 范式，为这一演进提供了可复现的方法论基础。

6.1 硬件评测基准的三代演进

• 第一代硬件评测 聚焦于组件级代码生成任务。以 VerilogEval（2023）和 RTLM（2024）为代表，它们主要关注如何根据自然语言规格说明生成独立的 HDL 模块，并通过隔离仿真来验证正确性。其贡献在于为 AI 辅助硬件设计设立了首个可量化的评估标准，但局限性也十分明显：真实的硬件工程远非“根据规格写模块”这么简单。
• 第二代评测 以 CVDP（2025） 为代表，尝试向多任务、多方向进行扩展。CVDP 在 VerilogEval 的基础上引入了验证、调试以及智能体交互等任务形式，将问题规模扩大至 783 个。它打破了单纯代码生成的局限，但矛盾在于：所有任务依然以独立问题的形式组织，智能体无法接触到原始项目仓库或其原生回归测试流程——这好比在驾校场地内通过了所有科目二考试，却从未在真实道路上行驶过。
• HWFixBench（2025） 向仓库级修复迈出了试探性的一步。它使用了真实仓库的数据，但任务仍被限定在文件级别，其验证方式是基于 LLM 的语义匹配，而非真正的执行反馈。在执行闭环和完整仓库上下文这两个关键维度上，它尚未达到 SWE-bench 范式的要求。

HWE-Bench 站在第三代的位置上，完成了范式跃迁的最后一块拼图。它将 SWE-bench 的方法论——即真实 GitHub Issue、容器化环境、执行闭环验证——整体迁移至硬件领域。然而，它必须直面硬件特有的挑战：异构 EDA 工具链的适配、非标准化验证流程的统一，以及跨 RTL-配置-验证三层工件的协同修复验证。

6.2 软件领域的镜像：SWE-bench 的方法论遗产

SWE-bench（2023）在软件工程领域确立了一种至今被广泛效仿的评测哲学：利用真实的历史 Issue、完整的仓库环境以及原生测试框架的 FAIL-to-PASS 闭环，来衡量 AI 智能体的端到端 Bug 修复能力。该范式的最大价值在于其生态效度——它不关心智能体在隔离问题上的表现，而是关注其在“打开一个新仓库、理解项目结构、定位问题、提出修复、成功通过 CI”这一完整人类工程师工作流中的表现。

SWE-bench Pro（2025）将该范式扩展至多语言和更长周期的任务，而 Multi-SWE-bench（2025）则进一步走向多语言领域。HWE-Bench 对 SWE-bench 范式的继承是明确的，但其技术实现所面临的根本性差异，正是本文反复论述的核心价值：硬件的异构工具链和多层工件之间的高度耦合，使得直接将 SWE 框架平移到硬件领域变得不可行，必须从基准构建之初就进行领域特化设计。

6.3 自动化 RTL 修复工具的定位差异

在传统的硬件修复工具方面，CirFix（2022）和 RTL-Repair（2024）代表了另一条技术路线。它们基于特定模块和特定的失败测试，搜索能够满足给定测试的最小修复方案。CirFix 采用变异测试和模板化修复策略，而 RTL-Repair 则使用符号执行和约束求解。

这些传统工具与 HWE-Bench 所评估的 LLM 智能体存在本质区别。传统工具接收的是精确的失败信号和明确的测试基准——它们在一个被高度裁剪过的搜索空间内工作。而 HWE-Bench 中的智能体则是从自然语言的 Bug 报告出发，在没有任何测试用例提示的情况下，必须自主完成整个调试过程——这意味着它们需要同时处理信息检索、故障定位、因果推理、代码生成和环境操作等多个认知步骤。

换句话说，传统工具解决的是“在这个模块内找到能让测试通过的代码”，而 HWE-Bench 考察的是“根据描述，在一个包含一万个文件的仓库里找到问题并修复它”——两者对智能的要求之间存在数量级的差距。

七、结论与展望

7.1 结论总结

HWE-Bench 为 AI 辅助硬件设计领域树立了一座里程碑。其核心贡献可从三个层面进行概括。

• 在基准构建层面：HWE-Bench 首次在硬件设计领域实现了仓库级、执行闭环的评测体系，通过 417 个经过严格验证的任务实例，覆盖了从 RISC-V 核心到 SoC 平台的六个真实开源项目。其半自动化的构建流水线——包括 PR 过滤、语义分类、可行性评分、测试生成与验证、问题陈述净化——为未来扩展到新仓库提供了可复用的工程框架。
• 在实证发现层面：对七个模型和四个框架的大规模评测，揭示了一系列对行业发展具有预警意义的结论。当前最强的智能体在总体任务上的修复率仅为 70.7%，在复杂的 SoC 级项目上更是跌破 65%，并且有 10.8% 的任务（45 例）对所有模型构成了无法逾越的障碍。硬件任务系统性地拉大了闭源与开源模型之间的性能差距（从软件基准的 8% 扩大到 23%），这表明硬件语义理解是当前区分模型深层能力的有效标尺。任务的难度由项目范围和 Bug 类型分布共同决定，代码量并非可靠的预测指标。
• 在诊断价值层面：对三种失败模式——故障定位偏差、硬件语义推理缺失、跨工件协同断裂——的识别，为下一代硬件感知智能体的设计指明了具体的改进方向。不同类型模型在调试策略上的系统性差异（如静态分析与终端密集型、聚焦局部与全局探索、干净补丁与系统性修改），揭示了当前智能体在通用能力与专业适应性之间存在的张力。

7.2 进阶分析

HWE-Bench 的评测逻辑从根本上讲是严谨且具备生态效度的，但从方法论的角度出发，仍有若干维度值得进一步审视。

第一，该方法是否从根本上解决了硬件 Bug 修复的自动化难题？答案是否定的，它解决的是“如何标准化地度量当前 AI 在该任务上的能力”这一前置问题。HWE-Bench 是一个诊断工具，而非治疗方案。其最大价值在于通过精确测量来暴露结构性问题——当故障定位在因果链路长、症状与根因分离的硬件 Bug 面前系统性崩溃时，这指向的并非“模型不够大”，而是“当前基于语义相似度的定位策略在硬件领域存在根本性不足”。识别出这一点，比单纯追求 70% 还是 80% 的刷榜成绩更为重要。

第二，实验设计中是否存在未被充分讨论的隐性限制？ 有几个方面值得关注。

7.2 局限性分析：基准的“幸存者偏差”与认知盲区

首先，基准中的所有任务实例均源自那些已被成功修复的历史 PR。这意味着，bug 的严重等级与可修复性实际上已经历了项目维护者的一轮筛选——那些真正“棘手”到无法修复的缺陷从未被收录进 GitHub Issue，自然也就不会出现在 HWE-Bench 的数据集中。这或许能在一定程度上解释，为何在小型核心上解析率能超过 90%：这些历史记录本质上代表的是“可修复 Bug”的分布特征，而非“工程师在开发过程中遇到的所有 Bug”的分布全貌。

其次，测试脚本虽然源于项目原生的仿真流程，但经过了流水线的筛选与简化。那些仿真耗时过长（可能长达数小时甚至更久）的复杂测试，往往会被可行性评分机制所降权或直接排除。这意味着，“能够快速验证的 Bug”在基准中的占比，很可能高于其在真实项目中的实际比例。

再者，智能体接收的是由 LLM 生成的“净化版”问题陈述，而非原始的 GitHub Issue。这种做法虽然保证了公平性，却也引入了一层间接性：原始 Issue 中蕴含的非结构化信息、社区讨论、以及关联 PR 的线索，在真实的工程实践中，恰恰是工程师定位问题的重要资源。

7.3 表现疲弱的场景：跨层因果推理的结构性盲区

结合实验数据，该方法在哪些场景下表现尤为疲弱？答案已十分清晰：配置/集成类 Bug（在 Rocket Chip 上，最差模型仅 43.8%，最好模型也仅为 62.5%）以及 SoC 级项目（在 OpenTitan 上，所有模型均低于 65%）。这些场景的共同特征是：修复工作需要在多个设计层级、多种抽象表示（RTL ↔ 配置 ↔ 生成代码 ↔ 验证环境）之间进行跨越，且症状与根因在空间上是分离的。

这直指当前 LLM 一个尚未被广泛讨论的根本局限：它们在单一文件、单一抽象层、单一语义域内的推理能力已经很强，但在跨域因果链上的推理仍然脆弱。当一个 Bug 的根因位于 package 定义层，症状却出现在 TLB 模块，而验证又需要通过 UVM scoreboard 进行端到端检查时，智能体需要同时在三个不同的语义框架（参数化系统的配置语义、RTL 的并发硬件语义、验证环境的检查器语义）中进行一致性推理——这恰恰是当前架构的认知盲区。

7.4 核心洞察：因果拓扑与推理模式的结构性不匹配

将这些观察整合起来，一个更深刻的判断逐渐浮现：HWE-Bench 所暴露的，并非模型缺乏硬件知识（它们显然可以通过 RAG 等方式补强），而是硬件的因果拓扑与当前 LLM 的推理模式之间存在结构性的不匹配。 硬件系统的行为是深度并行的，因果关系沿着信号传播路径展开，Bug 的根源与表征可以被多个时钟周期和多层抽象所隔开。而 LLM 本质上是序列推理引擎——它们可以读懂时序逻辑的 Verilog 描述，但这并不意味着它们能像硬件工程师一样，在脑中“运行那个电路”。

要补齐这种“硬件直觉”，可能需要的并非更大的模型，而是一种从根本上不同的架构——或者，至少是一种与形式化验证工具深度融合的智能体设计范式。

7.5 未来工作方向

原文计划 方面，论文作者在结论部分已含蓄地指出了若干扩展方向。

• 首先，HWE-Bench 的构建流水线被设计为“可高效扩展至新仓库”，这意味着基准本身将持续增长，纳入更多 HDL 生态（如 SpinalHDL、Amaranth 等新兴硬件构建语言）和更多设计领域（如模拟/混合信号设计、FPGA 加速器等）。
• 其次，当前的评测仅限于 Bug 修复任务，但论文的方法论框架已被明确设计为可扩展至其他硬件工程任务——包括功能验证、时序优化、功耗分析等。
• 再次，论文中的失败分析为后续的智能体设计提供了具体的改进线索：增强故障定位能力（特别是针对症状-根因分离的因果推理）、注入硬件语义约束（状态机的完备性、握手的对称性、规范的一致性）、以及建立跨工件变更的协调检查机制。

NeuralTalk 视角 下，HWE-Bench 的发布可能催生三个值得探索的新方向。

• 方向一：硬件领域的形式化验证与 LLM 深度融合。 三种失败模式中的两种——硬件语义推理失败和定位失败——实质上都可以从形式化验证工具中获得辅助信号。想象一个后续版本的智能体框架：

  • 当它生成候选修复后，不仅依赖仿真 PASS/FAIL 信号，还能主动调用轻量级的属性检查器，验证状态机完备性、断言握手对称性、检查规范一致性；
  • 当它试图定位 Bug 时，可以借助静态的信号依赖分析（而非关键词匹配），回溯从症状到根因的因果链。
  • 这并非要取代 LLM 的直觉，而是要用形式化工具来弥补 LLM 在并行因果推理上的结构性盲区。

• 方向二：硬件工程的“长程推理”基准。 HWE-Bench 已经无意中揭示了一个现象：配置/集成类 Bug 是最难以被当前模型攻克的类别，因为它们需要在多个抽象层之间进行一致性推理。这指向一个更专门的评测方向——构建专注于“跨层协调”能力的子基准，系统性地测量模型的跨抽象推理深度。 这不仅对硬件有意义，对于任何涉及代码生成、中间表示（Intermediate Representation，IR）和声明式配置同步的领域（如编译器后端、数据库 Schema 迁移、网络协议栈配置等），都具有跨领域的启发意义。

• 方向三：领域自适应智能体的设计范式。 HWE-Bench 的模型性格分析显示，当前最强表现是通过“通用智能体框架 + 通用 LLM + 工程化的工具接口”实现的，而非任何硬件领域特化的架构。但三类失败模式的系统性存在暗示：仅靠通用能力无法打通硬件工程的最后 30%。是否需要在智能体框架中内建硬件领域知识——比如，在文件系统视图中嵌入模块依赖图，在编辑操作中自动触发对上游配置文件和生成脚本的检查，在搜索策略中融入信号流的因果方向性——这些都是值得在未来工作中深入验证的设计选择。

7.6 结论：能力边界与未来的思考

HWE-Bench 最大的价值不在于它的量化实验结果，而在于它划定了 AI 硬件工程能力的真实边界。70.7% 的修复率既是一个成就，也是一个警示：在结构良好、复杂度可控的核心设计上，AI 已经接近了实用化的临界点， 但在涉及全 SoC 级跨层协同时，它仍然是一名有时灵光一现、有时犯方向性错误的高年级实习生。如何让这个实习生成长为可靠的工程师，需要的不是更多参数，而是理解硬件设计的深层因果结构。

这或许正是 HWE-Bench 留给我们最值得思考的问题：在迈向 AI 辅助芯片设计的征途上，我们是否一直在用软件工程的方法和标准，去衡量一个本质上需要完全不同的推理范式的问题？

HWE-Bench 以 417 个真实硬件 Bug 修复任务划定了 AI 辅助芯片设计的能力边界——最强模型修复率 70.7%，在复杂 SoC 上跌破 65%，45 个任务对所有模型构成绝对障碍。三大失败模式（故障定位偏差、硬件语义推理盲区、跨工件协同断裂）揭示的根本问题是：LLM 的序列推理架构与硬件系统的并行因果拓扑之间存在结构性不匹配。 补齐这个缺口，需要的不是更大的模型，而是深度融合形式化验证工具的新一代硬件感知智能体。

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