性能飙升8倍！Vortex RISC-V GPGPU通过解耦控制流与内存访问实现革命性突破

关键词： RISC-V GPGPU 、Vortex、控制流管理、 解耦内存访问 、硬件优化 、性能加速

从开源 GPU 的机遇与挑战说起。在当今计算领域，图形处理器（GPU）已从专为图形渲染设计的硬件，演变为支撑人工智能、科学计算和高性能计算的关键通用计算平台。

然而，绝大多数 GPU 研究依赖于 NVIDIA 等商业 GPU 的模拟框架，这些框架虽然功能强大，但缺乏完整的 RTL 级实现和验证，限制了架构创新的深度和广度。

正是在这样的背景下，基于 RISC-V 指令集的开源 GPGPU 平台——Vortex 应运而生。Vortex 提供从 RTL 实现到编译器、软件库的完整开源堆栈，为 GPU 架构研究开辟了新天地 。然而，与成熟的商业 GPU 相比，初生的 Vortex 在性能上存在明显差距， 仅能达到其峰值性能的 10%——即每个线程每周期 1 次浮点运算。

本文将深入解读最新研究如何通过两项关键的微架构创新，将 Vortex 的性能提升 8 倍，动态指令数减少 10 倍，面积效率从 0.35 大幅提升至 1.63 GFLOPS/s/mm²。

这些突破不仅让 Vortex 成为更具竞争力的研究平台，也为开源硬件生态的发展提供了重要参考。

一、Vortex 平台与性能瓶颈深度分析

1.1 Vortex GPGPU 架构概述

Vortex 是一款完全开源的 GPGPU 平台，基于 RISC-V 指令集架构扩展，支持 SIMT（单指令多线程）执行模型。

其硬件架构层次化地划分为多个集群，每个集群包含多个核心，共享同一缓存层次结构。平台提供完整的工具链支持，包括：

完整的 RTL 架构实现
周期精确的功能模型
基于 POOL 的软件栈（运行时内核库和 OpenCL 实现）
基于 LLVM 的编译器

这一完整堆栈使研究人员能够在真实硬件上验证创新想法，而非仅仅停留在模拟层面。

1.2 性能瓶颈的根源

研究人员对 Vortex 在各种内核上的性能进行了详细分析，发现其性能低下的根本原因集中在两个关键领域：

控制流（CF）管理开销 ：在规则循环执行中，分支和谓词操作产生的微指令开销占动态指令数的很大比例。例如，在一个简单的向量加法内核中， 控制流指令占比超过 30%。
内存编排开销 ：内存地址计算、数据预取和同步操作消耗了大量指令周期，特别是在内存密集型内核中，这些开销进一步降低了计算单元的利用率。

图 1 | Vortex在各种内核上的性能，归一化至峰值性能（上图）；性能下降的根本原因及本文针对的创新点（下图）。该图展示 16 线程、8 warp 配置的 Vortex 在各类内核（如 saxpy、sgemm 等）上的性能表现，其原生性能不足峰值的 10%，进而指出控制流开销和内存延迟是关键问题，对应提出硬件控制流管理器与解耦内存通道两种优化方案。

从图中可以看出，即使在理想情况下，Vortex 的管道后端利用率也仅有 10%，这意味着计算资源大部分时间处于闲置状态。

1.3 商业 GPU 的对比启示

观察现代商业 GPU 如 NVIDIA 架构，虽然同样存在控制流和内存编排开销，但这些开销通过多种技术被有效隐藏：

大量并行 warp ：每个流多处理器运行 64 个 warp，通过 warp 间切换隐藏延迟
超标量宽发射宽度 ：每个周期发射多条指令，提高指令级并行度
复杂的分支预测 ：减少控制依赖带来的停顿

然而， 这些技术通常需要复杂的硬件设计和较大的面积开销 。Vortex 作为研究平台，需要在简单性和性能之间找到平衡点。

二、核心创新一：硬件控制流管理器（CFM）

2.1 设计理念与系统集成

为了解决控制流管理开销，研究团队设计了硬件控制流管理器（CFM），将其集成在指令取指阶段。CFM 的核心思想是将循环控制逻辑从软件指令转移到硬件状态机 ，从而消除每次迭代中的分支指令。

图 3 | GPGPU 流水线中扩展单元交互的系统级集成图。控制流管理器（CFM）位于取指阶段，而解耦内存流通道（DMSLs）位于发射阶段。

上图展示 Vortex GPGPU 系统的硬件扩展集成，CFM 在取指阶段通过硬件循环和循环谓词栈优化控制流，DMSLs 在发射阶段预取数据，二者与流水线中记分板、寄存器堆等模块协同，还优化内存系统以支持并发访问，提升整体效率。

CFM 由两个关键组件构成：

2.2 关键组件1：硬件循环，实现零开销循环控制

硬件循环扩展块用于跟踪最多 L 个嵌套循环的状态（L 可在设计时配置）。其微架构如图 4 所示：

图 4 | 硬件循环单元的微架构图。该单元通过在取指阶段加速循环分支指令并递增循环迭代计数器，消除循环控制流开销。此图呈现硬件循环单元结构，可配置跟踪 L 个嵌套循环，在检测到当前指令 PC 匹配最内层循环结束位置时，自动更新迭代计数器并驱动下一个 PC，无需执行额外控制流指令，有效降低循环管理的动态指令数与延迟。

硬件循环的工作流程如下：

配置与启用：在新循环配置并启用后，控制流管理器（CFM）评估调度器选择的 warp 状态。
PC 匹配检查：检查当前指令的程序计数器（PC）是否与最内层运行循环的结束地址匹配。
计数器更新：若匹配，硬件自动更新相应的循环迭代计数器。
PC 驱动：硬件直接驱动下一个 PC，实现循环跳转。

由于处理器流水线前端在所有线程间共享，执行会在循环体上迭代，直到 warp 的所有线程都满足结束条件。

2.3 关键组件2：循环谓词堆栈（LPS），提供细粒度线程控制

循环谓词堆栈（LPS）扩展与硬件循环块紧密耦合，同样位于取指阶段。其核心目的是在嵌套循环中以堆栈行为保存和恢复线程掩码，从而避免在每个内核迭代中产生软件谓词开销。

LPS 的实现如图 5 所示：

图 5 | 循环谓词栈（LPS）的微架构图。该栈通过对嵌套循环中的活动线程进行细粒度控制，消除谓词开销。图中 LPS 与硬件循环单元紧密耦合，在取指阶段工作，检测到循环开始时将线程掩码压栈，通过按位与操作更新掩码以禁用完成迭代的线程，循环结束时弹出掩码，避免软件谓词操作的 RAW 冒险与空操作气泡，尤其优化嵌套循环性能。

LPS 的工作机制如下：

掩码压栈：当检测到循环开始时，取指阶段生成的线程掩码被压入堆栈。
掩码更新：通过按位 AND 操作更新栈顶的参考掩码，以禁用已完成当前循环迭代的线程。
掩码出栈：当满足所有循环结束条件后，与该循环级别关联的线程掩码从栈顶弹出。

使用 LPS 可以固有地防止任何线程掩码的 RAW（读后写）冒险。相比之下，通过软件实现谓词时，谓词指令需要经过整个处理器流水线才能生效；而 LPS 在取指阶段即评估活动线程掩码，从而避免了由此产生的流水线气泡。

2.4 控制流分歧处理

为了支持循环内发生的 if-then-else 分支（可能导致线程分歧），由第一个按位 AND 操作生成的循环迭代线程掩码，会进一步与取指阶段由基线 Vortex 架构的“分歧后支配者堆栈”所设置的掩码进行比较。

为确保正确操作，合并指令必须位于循环体内，即循环结束的 PC 地址必须始终位于循环内代码分歧部分之后。对于跨循环的线程分歧（例如，for 循环被包含在一个控制流分歧块中），则无需特定的硬件支持；当循环在合并指令之前结束时，执行结果将是正确的。

三、核心创新二：解耦内存流通道（DMSLs）

3.1 设计目标与基本原理

第二项 Vortex 优化旨在消除显式的内存地址更新指令，并进一步隐藏内存访问延迟。为此，解耦内存流通道（DMSL）在指令发射阶段独立生成非推测性的预取请求，将数据本地存储在专用 FIFO 队列中，并通过线性计算自动更新相关的内存指针。

FIFO 队列用作本地缓冲区，按访问顺序累积数据以隐藏内存延迟。总共 R 个 DMSL 中的每一个都可以分配给不同的数据流操作数。

图 2 | OpenCL 的 vecadd 代码编译成的 RISC-V 汇编代码。图中上方为 OpenCL 的向量加法（vecadd）内核代码，下方是经 POCL 编译器转换后的 RISC-V 汇编，汇编指令按功能分 4 类：红色循环控制指令、绿色谓词指令、蓝色内存指令与黑色计算指令，清晰呈现控制流与内存操作带来的性能开销。

在图 2 的示例中，三个独立的 DMSL 可以分别替换源操作数 A 的指令 1-10、B 的指令 2-11 和结果 C 的指令 4-12。所有这些被替换的指令都属于蓝色的内存标签类别。

3.2 DMSL 如何“替换”指令：一个革命性机制

为了理解 DMSL 的创新性，必须审视传统 GPU 在数据循环中不得不面对的“指令税”。

以最基本的向量加法 C[i] = A[i] + B[i] 为例，在未优化的 Vortex 上，每个线程在循环的每次迭代中，都需要执行大量显式指令来完成看似简单的内存访问。

图 2 中的循环体指令序列示意图清晰地揭示了这一问题。图中用不同颜色标记了指令类型：

蓝色标签：内存相关指令（地址计算、加载、存储）
其他颜色：控制流、计算等指令

关键的发现是：对于向量加法中的三个数组（A、B、C），仅完成它们的内存访问就需要大量蓝色指令：

操作数 A[i]：需要指令序列 1–10 来计算地址、加载数据、更新指针。
操作数 B[i]：需要指令序列 2–11 来完成类似操作。
结果 C[i]：需要指令序列 4–12 来计算存储地址并写入结果。

这意味着，一次简单的加法计算，其背后用于“内存家务管理”的指令开销是计算本身指令的许多倍。这正是 Vortex 性能低下的症结之一。

DMSL 的革命性在于，它将这三组指令（1-10, 2-11, 4-12）的职能，从“软件显式执行”转变为“硬件自动管理”。

3.3 从“软件指令”到“硬件状态机”的转变

那么，DMSL 具体是如何实现这种替换的呢？它建立了一套完整的硬件自动化流水线：

1. 一次配置，自动运行

在循环开始前，软件通过配置寄存器告知 DMSL 以下信息：

数组的基地址（从哪里开始）
地址步长（相邻元素间的地址间隔）
数据格式（32 位浮点、16 位整数等）
访问模式（只读、只写、读写）

这个过程只需几条一次性指令，取代的是原本循环中每次迭代都需要执行的地址计算指令。

2. 硬件自动预取与更新

配置完成后，DMSL 硬件便成为一个自主的状态机：

自动指针维护：硬件内部维护一个地址指针，每消费一个数据就自动加上步长，彻底消除了显式的指针更新指令。
非推测性预取：DMSL 会在计算单元真正需要数据之前，就提前从内存中将数据取到本地 FIFO 队列中，将原本的“加载指令+等待延迟”转变为直接的数据可用。
并行流水线：多个 DMSL（对应 A、B、C 数组）可以并行工作，同时预取数据，而传统方式中这些内存访问指令大多是串行执行的。

3. 无缝集成执行流水线

DMSL 与执行单元通过寄存器映射紧密集成：

当加法指令需要操作数时，它不再从寄存器文件中读取，而是直接从对应的 DMSL FIFO 中获取已预取好的数据。
计算结果也不会先写回寄存器再存储，而是直接进入负责 C 数组的 DMSL 写 FIFO，由硬件在后台自动写回内存。

这种机制的本质，是将内存访问从“同步、显式、软件驱动”的模式，转变为“异步、隐式、硬件驱动”的模式。 计算单元看到的只是一个始终有数据可用的流水线，完全感知不到背后复杂的内存层次和延迟。

3.5 增强的内存系统

为了充分发挥 DMSL 的潜力，研究团队对内存系统进行了增强，使其能够支持 L1 缓存和共享内存的并发访问。此外，L1 数据缓存被扩展为拥有 P 个端口（P 为设计时可配置参数），从而允许在单个周期内访问多条独立的缓存行。

在 Vortex 基线架构中，加载/存储单元（LSU）每个周期只能处理一个内存请求。将数据编排任务卸载给作为专用内存流量加速单元的 DMSL，彻底打破了这一瓶颈，使得每个线程能够同时处理多个内存请求。

当实例化多个 DMSL 时，每个 DMSL 都可以在每个周期通过独立的端口向内存系统提供操作数。理想情况下，计算所需的每个操作数都应映射到拥有专用内存端口（缓存或暂存器）的数据流。然而，实际应用中数据流的数量不应受限于物理内存端口的数量。为此，研究人员采取了以下措施：

允许 L1 数据缓存和共享内存同时被 DMSL 访问。
为 L1 数据缓存增加至 P 个端口，每个端口可并行访问独立的缓存行。
引入一个优先级仲裁器，在每个周期从 R 个不同的 DMSL 中为每个端口选择一个有效请求进行服务。

仲裁优先级基于 DMSL 的 FIFO 队列中有效信用额的数量；仲裁器会优先满足需求更迫切的 DMSL 请求（在读取模式下，队列数据较少的优先；在写入模式下，队列数据较多的优先）。最后，为了保持与传统执行模式的兼容性，第一个数据缓存端口始终与 LSU 复用，且 LSU 的请求优先级高于 DMSL。

四、编程模型与配置机制

4.1 配置寄存器与编程接口

为了利用所提出的硬件扩展，需要对 Vortex 的编程模型进行相应调整。这些扩展仅在循环执行的特定阶段激活，并且必须在热循环开始前完成配置。这相当于将原本在循环内部的开销指令，提前移至一次性的、低开销的初始化设置中。

研究团队通过标准的非阻塞 CSR 写指令（csrw、csrs、csrrc）对专用配置状态寄存器进行编程来实现配置。他们选择使用 CSR 而非扩展指令集，是因为 CSR 能够以非侵入式的方式集成到处理器流水线中，无需进行大规模修改。

一个 8 位的地址编码用于定义单元类型（如 CFM 或 DMSL）、单元 ID 和寄存器编号的语义。不同单元的配置寄存器及其编程模式信息如下表所示：

表I：不同单元的配置寄存器

4.2 配置流程与开销分析

配置过程在内核启动时进行，开销极低。对于一个典型的线性代数内核，配置指令的数量通常少于 10 条，而它们所替代的循环内指令可能多达数百甚至数千条。这种“一次配置，多次受益”的模式是实现性能大幅提升的关键。

特别值得注意的是，该配置机制完全保持了与传统 RISC-V 指令集的兼容性。未使用扩展的代码可以在增强版 Vortex 核心上无缝运行；而使用了扩展的代码，经过微小修改后也可以在基线 Vortex 上运行（尽管性能会降低）。

五、实验评估与方法论

5.1 实验设置与基准测试

研究团队在 Vortex 平台的周期精确事件驱动模型（C++）中实现了微架构扩展，并将主要硬件修改在 RTL 级别实现。这使得他们能够精确分析执行效率的提升以及预期的硅片面积开销。

用于评估的基准测试程序如下表所列：

表II：基准测试列表 – B：BLAS，D：Rodinia [49]，ML：机器学习

5.2 执行效益分析

下图展示了扩展版 Vortex 相较于基线 Vortex 在速度、指令计数和利用率方面的改进：

图 7 | 利用不同扩展（柱状图）在不同内核（x轴）上的加速比、动态指令减少和达到的峰值性能百分比。该图以柱状图呈现不同扩展组合（仅 CFM、CFM+1/2/3 个 DMSL）在各类内核上的效果，数据显示平均实现 8 倍加速、10 倍动态指令减少，部分内存密集型内核（如 sgemm）加速达 10 倍，计算密集型内核（如 knn）也有 2.5 倍提升，显著提升峰值性能占比

从左至右的结果表明，利用所提出的扩展，平均可以实现 8 倍加速、10 倍动态指令减少和 50% 的峰值性能提升。进一步分析基准测试结果，可以观察到两种趋势：

规则数据密集型内核：如 saxpy、sgemv、sgemm 和 conv2d 等内核从扩展中受益最大，加速比高达 10 倍，指令减少高达 15 倍。其中 sgemm 在峰值性能方面是个例外，这主要是由于 L1 数据缓存的高存储体争用所致。
计算密集型内核：如 knn 和 sfilter 等内核在基线版本中已具有最佳的利用率，但它们仍然分别实现了 2.5 倍和 5 倍的加速。

图卷积网络聚合（gcn_aggr）是一个特殊的内核，它基于图导航，需要进行间接数据访问。因此，DMSL 无法应用于此内核，但仅凭 CFM 就提供了 1.7 倍的加速和动态指令减少。

5.3 加速比可扩展性分析

可扩展性对于现代计算系统至关重要。研究团队从两个方面研究了扩展版 Vortex GPGPU 的加速比可扩展性：1) 每个 warp 的线程数和每个核心的 warp 数；2) 核心数量。

下图显示了在所有基准测试（除 gcn_aggr 外）上取平均值并归一化至基线 Vortex 性能后的结果：

图8 | 跨表 II 基准测试（除gcn_aggr外）的平均加速比可扩展性分析。左图显示了在warp和线程配置方面的子核心可扩展性，右图显示了具有16个线程、8个warp配置（w8t16）的核心数扫描。左图显示子核级可扩展性，32 线程配置因 L1 缓存冲突加速比略低于 16 线程（7 倍 vs8 倍），warp 数量变化对加速比影响小；右图表明核心数增加时，扩展后的 Vortex 仍保持高效，验证优化方案在不同架构规模下的有效性，适配多样性能需求

单核可扩展性（图 8 左）显示，与基线 Vortex 相比，在扩展线程和 warp 数量时，加速比依然显著。32 线程配置的加速比略低于 16 线程配置（7 倍 vs 8 倍），这主要是由于 L1 数据缓存存储体争用的增加。warp 数量的变化对加速比影响很小，表明在当前扩展架构下，性能已接近饱和。
多核可扩展性（图 8 右）证明，增加核心数量同样保持了所提出扩展的有效性，这使得该优化方案能够适应具有不同性能和面积目标的多样化应用场景。

为了评估扩展对 Vortex GPGPU 芯片面积的影响，研究团队将 Vortex RTL 移植到 ASIC 设计中，使用通过 Synopsys Foundation IP 存储器编译器生成的 SRAM 替换了 FPGA 的 BRAM。该设计使用 Cadence DDI 22.35 套件，在现代 GlobalFoundries 22nm FDX 工艺节点上，以 800 MHz 频率对不同架构配置进行了综合。

分析重点关注所提出扩展的两个主要面积贡献者：1) L1 数据缓存扩展的带宽和增加的存储体数量（保持相同的总缓存容量）；2) 用于本地托管数据的 DMSL 的 FIFO 结构。

图 9 展示了与基线 Vortex 相比，采用所提出扩展和增强内存系统的面积、面积开销及面积效率：

图 9 | 具有和不具有所提出扩展的 Vortex GPGPU 的核心面积（mm²，左）、面积开销（%，中）和面积效率（FLOP/s/mm²，右）。图表显示了不同的 warp 线程（wXtY）配置。fma4d 指令被视为 1 FLOP。

分析基于一个 4 集群、4 核心的系统，并采用不同的 wavefront 和线程配置。面积值已针对核心总数（=16）进行归一化。面积效率通过运行基准测试（表 II）的平均性能进行评估。

从图表中可以得出以下观察：
* DMSL 增加的本地存储器 仅使 GPGPU 总面积最多增加 15%（1 端口配置，中图），同时带来了超过 2 倍的面积效率提升（右图）。
* 扩展数据缓存带宽对面积影响更显著：增加 1 个端口会使面积增加 30% 到 40%（2 端口配置，中图），但仍能提供 4 倍更好的面积效率。
* 添加第三个端口的面积开销高达 90%，但与双端口方案相比，对面积效率的边际提升有限。

线程数、warp 数和端口数等架构配置的选择意味着面积与性能的权衡。每个选项都可以根据面积预算和目标性能进行调整，为设计者提供了极大的灵活性。

六、与相关工作的对比分析

6.1 与基线 Vortex 及软件优化的对比

为了全面评估所提出技术在性能和面积效率方面相对于现有技术（SotA）的优势，研究团队在表 III 中对增强硬件扩展的 Vortex 平台与基线 Vortex GPGPU 的多个实例进行了基准测试：

表 III：跨不同平台的性能和面积效率对比表。结果已针对 800MHz 时钟频率进行归一化。fma4d 指令被视为 1 FLOP。

对比对象包括：
* VB [10]：Vortex 基线架构（核心数 1、2、4、8）。
* VU_F [19]：启用 Clang 循环展开的 Vortex 基线架构（F 为实验中使用的展开因子）。
* Spatz [50]：基于 Smith [28] 的矢量核心，2 核心、8 通道系统。
* Ara2 [51]：应用级矢量核心（RVV 1.0），16 通道、512 VL 系统。
* 本工作：Vortex + 扩展（CMF + 3 DMSLs + 3 个缓存端口）。

从对比中可以得到三个关键结论：
1. 与基线 Vortex 的对比：结果表明，需要 8 个基线 Vortex 核心才能匹配单个扩展增强核心的性能，但这会导致芯片面积增大 6.5 倍，面积效率降低 5.4 倍。
2. 与软件循环展开的对比：研究团队也对通过静态 Clang 编译器指令对最低级别循环进行软件展开的基线 Vortex 架构（VU₄ 和 VU₈）进行了基准测试。结果表明，虽然循环展开对某些内核和工作负载有益，但当嵌套循环数量增加时，其总体效果不佳。此外，静态展开无法动态适应内核启动时的参数。相比之下，所提出的硬件扩展基于启动时参数进行设置，能更好地适应不同内核的特性；在数量上，本工作提供的面积效率比软件循环展开高出 4.3 倍。
3. 与其他开源矢量处理器的对比：本工作的 Vortex 平台在性能和面积效率上优于应用级的 Ara2 核心。Spatz 作为一个最小子系统，在较小面积上实现了可比性能。但需注意，Vortex 是一个功能完整、多功能的平台，拥有三级缓存和超过 1MB 的内存，而 Spatz 需要集成到完整系统中，且仅包含 128kB 的 L1 暂存器内存。

6.2 在更广泛研究背景下的定位

所提出的技术与多个相关研究领域产生共鸣：
* 硬件循环控制：零开销循环缓冲区的概念在 DSP 处理器中历史悠久。然而，这些实现通常针对单线程、顺序执行环境。Vortex 的 CFM 将这些概念扩展到多线程 SIMT 环境，增加了对嵌套循环、谓词和线程分歧的支持。
* 解耦访问/执行：解耦架构是计算机架构中的经典主题。在 GPU 上下文中，先前工作探索了用于图形处理的解耦片段处理器和用于通用计算的解耦 SIMT 执行。DMSL 通过提供专门用于内存编排的轻量级、可扩展硬件单元，为这一研究方向做出了贡献。
* 内存预取与流式传输：内存流式传输和预取技术已在 CPU 和 GPU 上下文中得到广泛研究。DMSL 的独特之处在于其与非推测性预取的紧密集成、对多线程的支持以及与 Vortex 的 SIMT 执行模型的紧密耦合。
* 开源硬件生态系统：本工作为蓬勃发展的开源硬件生态系统，特别是 RISC-V 生态系统做出了贡献。通过展示开源 GPGPU 可以达到与商业设计竞争的性能水平，这项研究有望激励更多研究和开发投入到开源加速器设计中。

七、结论与未来展望

7.1 主要贡献总结

本工作确定了控制流（CF）管理和内存编排是开源 Vortex GPGPU 平台中规则内存密集型内核的主要性能瓶颈。为克服此问题，研究团队提出了一组微架构增强，使 GPGPU 流水线后端利用率平均从 10% 提升至 50%。

评估显示，这些扩展带来了 8 倍的执行速度提升和 10 倍的动态指令减少，将 Vortex GPGPU 的面积效率从 0.35 提升至 1.63 GFLOP/s/mm²：需要 8 个基线核心才能匹配 1 个扩展增强核心的性能。

所提出的增强在核心、warp 和线程数量扩展时依然有效，因此可适用于广泛的性能目标和面积预算。这些改进使 Vortex 成为下一代机器学习 GPGPU 研究的理想平台。

7.2 未来研究方向

基于本工作，多个有前景的研究方向值得探索：
* 扩展应用范围：将类似技术应用于不规则工作负载（如图处理、稀疏线性代数），这可能需更灵活的数据访问模式和自适应预取策略。
* 编译器协同设计：开发更高级的编程抽象和编译器优化，以自动利用这些硬件扩展，从而显著提高可用性。
* 动态适应性：探索动态适应技术，根据运行时条件调整循环参数或内存访问模式，可能进一步提升性能。
* 异构集成：将增强的 Vortex 核心与其他类型加速器（如张量核心、专用 AI 加速器）集成，以创建更强大的异构计算平台。

工艺扩展研究：在不同工艺节点（如更先进的 FinFET 节点或新兴的纳米片晶体管技术）上研究这些技术的可扩展性，可以提供对面积-性能权衡的更深入理解。

关注“鲸栖”小程序，掌握最新AI资讯

本文来自网络搜集，不代表鲸林向海立场，如有侵权，联系删除。转载请注明出处：http://www.itsolotime.com/archives/18492